全自动直筒洗衣机FPGA控制器的开发设计

朱伟

摘 要：文章提出了一种基现场可编程门阵列（简称FPGA）实现的洗衣机控制器，本洗衣机控制器不仅工作性能稳定抗干扰能力强和结构简单，而且占用硬件资源少，能够通过配置系统参数以满足不同类型洗衣机的控制要求，对洗衣机水位和洗涤力度的控制效果良好，具有一定的实用价值。

关键词：FPGA；洗衣机；控制器

1 概述

洗衣机的发明使人类告别了手工洗衣的繁重劳动，但是最初由于技术不发达洗衣机的自动化程度显然不高，洗衣的几个过程仍需要人工切换操作来进行。随着科技的发展，洗衣机也由最初的洗涤和脱水的手动切换过程发展到了半自动半手工，发展成为目前普遍使用的全自动洗衣机，现实要求洗衣机的体积更小、集成度更高、应用更简单、洗衣机的控制引入了微型处理器进行编程，实现对洗衣机内外部水流的控制，洗衣机控制精度不同对控制器的精度要求也不同，对于控制精度要求高的洗衣机需要精度高的控制。本系统采用有FPGA芯片的在线可编程控制器，该系统控制器硬件使用VHDL语言设计而成，不仅性能稳定抗干扰能力强而且方便调试维护和系统升级，保障洗衣机系统的正常运行。

2 系统的功能部件介绍

该洗衣机控制器根据功能可以划分为五个模块，分别为时间预置编码器模块、减法计数器模块、数码管显示模块、时序电路模块和译码器模块。

（1）时间预置编码器模块：接收用户所输入的预置时间信息，并将时间信息进行编码，编码成机器语言后转交给减法计数器。

（2）减法计数器模块：将接收的编码时间预置信息转换成开始信号发送给电机使电机开始运行，并将预设的时间信息和剩余的时间信息发送给数码管模块进行显示。

（3）数码管显示电路模块：接收减法计数器模块传递的时间信息，并进行译码显示。

（4）电机时序控制电路：接收减法计数器模块传递的运行开始和结束信号，安排电机的运行状态并输出。

（5）译码器：接收电机运行状态的信号并译码，实现实时控制电机的正反转状态以及暂停状态。

3 控制逻辑各模块功能的VHPL语言实现

3.1 时间预置编码器模块的VHDL语言

LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY FENG ISPORT（CP，CLR：IN STD_ 31A ISPORT（SEL：IN STD_LOGI

C_VECTOR（2 DOWNTO 0） D1，D2，D3：IN 1，Q2，Q3，Q4，ALM：OUT_ARCOFCH41ASBPIDEGINPROCESS（D1，D2，D3，D4）VARIPIDABLE：S；USEIEEE.STD_LOGIC_1164.ALLENTITYSELISPORTARCHITECTURBEGIN PROCESS（CLK） VARIABLEE.STD；WHENEND

CASE；ENDPROCESSNSIGNED.ALLNTITYCOUNTISPORT（CLK，EN：INH，L：OUTBEGINCLK'EVEN'THENIFEN='1'THENIFELSIFLL=0THENLL1PROCESS；ENDCOUNT_AREND DISP_ARC；

2，减法计数器模块的VHDL语言

LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALLENTITY LOCK

B IS PORT（D1，D2，D3，D4：IN STD_LOGIC； CLK，CLR：IN LOGIC；Q：OUT STD_LOGIC）； END FENG； ARCHITECTURE FENG_ARC OF FENG IS BEGINPROCESS（CP，CLR） BEGINIF CLR='0'THEN Q<='0'； ELSIF CP'EVENTCP=TO0）BEGINTMP：=D1&D2&D3&D4；CASETMPISWSTD_LOGIC）； 2ALM<='1EOWNTO 0）） END CH31A ARCHITECTURE CH31_ARC OF CH31A 4.ALENTITYDISPISPORT（D：INSTD_LOGIC_VECTOR（3DOWNTO0DOWNTO0））；ENDDISPRCHITECTUREDISP_ARCDISPBEGINPROCESS（D）CASEWHENOTHERS=>QEND PROCESS； END DISP_ARC；

3，数码管显示电路模块的VHDL语言

LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALLENTITYPIDCH4

1AISPORT（D1，D2，D3，D4：INSTD_LOGIC；Q：OUTSTD_LOGIC_VECTOR（3DOWNTO 0）） END CH41A ARCHITECTURE CHCKB；ARCHITECTURELOCK_ARCOFLOCKBGIN PROCESS（CLK） BEGIN FENQ1<='0'； Q2<='0'； Q3<='0Q4<='0ALM<='0'；LOCKB ELSIFCLK'

EVENTANDCLK='1'THEN Q1<=D1；Q

4，电机时序控制电路的VHDL语言

LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALENTITYCH1AISPORT（SEL：IN STD_LOGIC_VECTOR（2DOWNTO0） ；ENDIF；ENDPROCESS；ENDFENG_ARC；USEIEEE.STD_LOGIC_1164.ALLENTITYSELISPORT（CLK：INSENDSELOR（3 DOWNTO 0）Q： OUT USEIEEE.STD_LOGIC_1164.ALLENTITYSELISPORTARCHITE

CTURBEGIN PROCESS（CL STD_LOGIC_VECTOR（3 DOWNTO 0）； Q：OUT STD_LOGIC_VECTOR（3 DOWNTO 0） ENDCH31A；RCHITECTURECH31_ARC

4 结束语

本系统采用FPGA作洗衣机控制单元控制情度较高，成本低且控制效率高，能够满足各种类型洗衣机的控制要求。实际应用稳定抗干扰能力强和结构简单，而且占用硬件资源少，能够通过配置系统参数以满足不同类型洗衣机的控制要求，满足对洗衣机水位和洗涤力度的控制精度，具有一定的实际应用价值。

参考文献

[1]姜雪松，吴钰淳.VHDL设计实例与仿真[M].机械工业出版社，

2007.

[2]羅朝霞，高书莉.CPLD/FPGA设计及应用[M].北京：人民邮电出版社，2007.