C频段宽带低杂散频率合成器的设计与实现

摘 要： 在此介绍了小数分频锁相频率合成器的相关理论。设计一个带宽为580 MHz、杂散抑制度≤-60 dBc、相位噪声≤-85 dBc/Hz@10 kHz的C频段宽带低杂散频率合成器。利用双环锁相频率合成技术和小数分频锁相技术，实现了宽带、低杂散的锁相频率合成器的设计。最后经过测试近端杂散指标≤-60 dBc，远端杂散指标≤-70 dBc，偏移10 kHz的相位噪声为-89.95 dBc/Hz ，技术指标都优于设计要求。

关键词： 宽带； 低杂散； 小数分频； 锁相环； 频率合成器

中图分类号： TN74⁃34 文献标识码： A 文章编号： 1004⁃373X（2015）03⁃0087⁃03

Design and implementation of broad⁃band and low⁃spurious

frequency synthesizer of C⁃band

LU Chun， HAN Zhou⁃an

（Electronic Engineering School， University of Electronic Science and Technology of China， Chengdu 610054， China）

Abstract： The theory related to fractional frequency division phase⁃locked frequency synthesizer is introduced in this paper. A broad⁃band and low⁃spurious frequency synthesizer was designed， whose bandwidth is 580 MHz， spurious suppression level≤-60 dBc and phase noise≤-85 dBc/Hz@10 kHz. The design of broad⁃band and low⁃spurious phase⁃locked frequency synthesizer was realized by means of dual⁃loop phase⁃locked frequency synthesis technique and fractional frequency division phase⁃locked technique. The testing results prove that the near⁃end spurious suppression level is ≤-60 dBc， the far⁃end spurious suppression level is ≤-70 dBc and the phase noise is -89.95 dBc/Hz@10 kHz. All the technical indexes are far superior to the design requirement.

Keywords： broad⁃band； low⁃spurious frequency； fractional frequency division； phase locked loop； frequency synthesizer

随着无线通信技术的飞速发展，频率合成器的研究和应用显得越来越重要，尤其是在卫星通信、雷达定位、电子对抗等国防领域得到了更广泛的应用，其性能的好坏直接影响着整个通信系统性能的好坏，这就对频率合成器提出了更高的要求[1]。C频段频率合成器是新一代卫星通信的关键技术，也是我国卫星通信需要突破的关键技术，因此C频段频率合成器的研制对我国的卫星通信具有很重要的意义。本文利用小数分频锁相频率合成技术设计一个C频段宽带低杂散频率合成器。

1 小数分频频率合成器工作原理

小数分频频率合成器的特点是使分频比变为小数，这样可以在不改变参考频率的情况下，获得比任何单环整数分频锁相环更小的频率间隔，于是就可以解决单环整数分频锁相环不能解决的高频率分辨率和高鉴相频率之间的矛盾。小数分频的基本思想就是采用一种平均的方法，使具有整数分频比的数字分频器来实现小数分频的功能[2]。传统的小数分频锁相环是采用累加器有没有溢出来控制分频比[N（N+1）]的变化从而获得平均意义上的小数分频比（[N，F]：[N]是整数部分，[F]是小数部分），因此，在小数分频的过程中，虽然经过分频后输出的平均频率与鉴相器输入的参考频率相等，但是它们的瞬时频率可能不相等，这就造成了输入到鉴相器的参考频率和平均频率存在相位误差，也导致在一个参考信号的周期内鉴相器的输出电压存在递减的阶梯电压，这个电压经过环路滤波器进入VCO，就会使VCO调谐，造成合成器的输出频谱很差，产生寄生杂散（也就是小数杂散）。解决小数杂散问题的传统方法是模拟相位内插法（API法）[3]。这种校正技术在VCO输出的信号周期比较大时是一种较好的选择，但是当VCO输出的信号周期比较小时，要使用精度比较高、匹配比较好的电路，这就使得电路变的复杂或者不精确，给生产调试带来了极大的困难和对杂波的抑制也不是很好，影响了它的广泛使用。Σ⁃Δ调制技术的出现很好地解决了API校正技术要求精度高且电路复杂的问题。用Σ⁃Δ调制器[3]代替传统小数分频器中的累加器，所需的小数分频比N，F的整数部分N仍作为程序分频器的初值，小数部分F加到Σ⁃Δ调制器的输入端，由调制器产生脉冲信号来控制程序分频器来达到小数分频的目的。其原理框图如图1所示。

由式（1）和式（2）可以看出，Σ⁃Δ调制器对输入的F（z）只起到了一次延迟作用，但对量化误差E（z）起到了一次微分作用（相当于高通滤波作用），即将量化噪声推向频率的高端，当噪声转移到频率高端以后，因为环路滤波器的低通特性，就可以把很大一部分转移到频率高端的噪声抑制掉，从而有效地抑制掉杂散，实现低频段低噪声[4]；高阶的Σ⁃Δ调制器可以对量化噪声进行多次微分，从而将更多的量化噪声推向频率高端，小数杂散的抑制效果会更加显著；另外多级的Σ⁃Δ调制器级联，还能提高稳定性，但在实际应用中大多采用三阶的Σ⁃Δ调制器。Σ⁃Δ调制技术因为其独特的噪声整形特性并且不需要任何补偿电路，因此它在小数频率合成方法中得到了广泛的应用。

2 锁相频率合成器电路设计

根据技术指标要求，设计一个输出频率为4 815～5 395 MHz，相位噪声为-95 dBc/Hz@100 kHz，频率步进为125 kHz，输出功率为10 dBm，杂散抑制度小于-60 dBc的频率合成器。因为单环锁相频率合成器属于宽频带范围内的点频覆盖，所以特别适合制作频率间隔比较大的高频频率合成器，而小数分频适合制作频率间隔比较小、分辨率比较高、频谱纯度高的频率合成器，因此，为了获得良好的杂散抑制度、较低的相位噪声和低功耗等，本设计采用双锁相环频率合成的设计方案，第一锁相环采用小数分频模式提供小步进，作为第二锁相环的可调参考源，第二锁相环采用整数分频模式提供大步进，这样可以获得较小的频率步进、较低的相位噪声、高杂散抑制度。双锁相环频率合成器的原理框图如图2所示。

图2 双锁相环频率合成器原理框图

小步进环路的输出频率为48.15～53.95 MHz，采用小数分频模式，鉴相频率为10 MHz，为了调试的方便，减少射频电路之间的干扰，本设计采用Hittite公司新出的具有小数分频功能和数控程序分频器功能并集成有VCO的锁相芯片HMC830⁃LP6G，该芯片的输出频率范围为25～3 000 MHz，最大鉴相频率为100 MHz和超低的相位噪声[5]为-110 dBc/Hz@1 Hz；芯片内部含有一个内置寄存器，可以通过三根串行数据线，由外部主控板来控制寄存器，通过给寄存器发送指令来改变芯片的工作模式和分频比，从而根据需要可以获得不同的输出频率，同时也方便以后的调试工作。锁相环的输入参考频率为10 MHz，因此，晶振选用国产的高稳定度和高精确度的恒温晶体振荡器，输出的频率为10 MHz，频率精确度为≤1 ppm，相噪基底为≤-90 dBc/Hz@10 Hz。根据相位噪声计算公式（3），可以计算环路的带内相位噪声，环路的带外相位噪声由VCO决定[6]。

PN=Phase Noise Floor +10lg FPD+20lg N （3）

随着分频比的增加，相位噪声将恶化，因此以最大输出频率为例计算相位噪声。小步进环路的鉴相频率为10 MHz，锁相芯片噪声基底为-227 dBc/Hz，输出频率为53.95 MHz时，分频比为5.395。由公式（3）可计算环路的带内相位噪声为-142 dBc/Hz，满足技术指标要求。

根据总体设计方案，小步进环路的输出频率作为大步进环路的可调参考频率，大步进环路的输出频率为4 815～5 395 MHz，采用单环整数分频锁相环。大步进环路采用的锁相芯片是Hittite公司的集成锁相芯片HMC833LP6GE，该芯片具有小数分频功能、数控程序分频器、倍频器且集成有VCO，该芯片的输出频率为25～6 000 MHz、VCO的最大输出频率为3 000 MHz、最大鉴相频率为100 MHz，并具有超低的相位噪声；因为VCO的最大输出频率为3 000 MHz，所以内置VCO输出频率为2 407.5～2 697.5 MHz，然后通过锁相芯片的内置固定倍频器，经过2倍频，输出频率为4 815～5 395 MHz；大步进环路其实是单点锁定（当输入频率为53.95 MHz，经过锁相倍频，产生5 395 MHz的输出频率，分频比为100），由公式（3）计算其环路带宽内的相位噪声为-109 dBc/Hz，根据相位噪声叠加原理可知，环路带宽（70 kHz）内的相位噪声为-109 dBc/Hz，带宽外的相位噪声由大步进环路的VCO决定，偏离100 kHz的相位噪声为-108 dBc/Hz@100 kHz，由上面的计算可知，频率合成器的输出频率在偏离频率不同点的相位噪声均满足指标要求。

为了使频率合成器输出信号的相位噪声和杂散抑制比较好，在具体的电路设计时，必须严格按照电磁兼容的要求来设计电路。如果电磁兼容没设计好，电路就可能会出现很多意想不到的情况。因此，在设计电路时尽量将供电部分单独隔开或者采用背面供电，避免通过电线带来电磁干扰；电路布地时，一般分为数字地和模拟地，设计时要分开，最后再将两者连在一块，另外在高频电路中应该采用大面积网格布地，这样不仅可以有效的抑制噪声防止串扰，并且不会对外界造成电磁干扰[7]；射频信号的输入与输出都要采用带有屏蔽层的射频电缆，来减少外界的干扰带来的影响；另外，频综模块采用腔体结构设计[8]，增加了隔离，避免两个锁相环之间的干扰。

3 调试和实验结果分析

调试中发现输出信号的近端杂散很差，经过测试发现是由电源纹波带来的杂散，因为采用的是220 V交流电经直流电源转换模块转换而来，在实际应中，发现直流电源模块的整流滤波性能很差，给电路带来了很难抑制的近端杂散；经过仿真和调试，在频综模块的电源输入端采用稳压块供电，并串联一个82 nH的扼流电感和并联多个电容来滤除电源纹波，大电容滤除低频，小电容滤除高频，这样就可以把电源纹波带来的杂散滤除。

测试中发现输出信号的近端杂散和远端相位噪声未达到指标要求，可以通过改变环路滤波器的带宽，来抑制近端杂散，但考虑到相位噪声的要求，设计环路时须同时兼顾两者进行折衷处理，经过仿真和调试得，小步进环路采用宽带（90 kHz）环路滤波器改善远端相位噪声，而大步进环路采用窄带（70 kHz）环路滤波器抑制近端杂散。相位噪声仿真曲线如图3所示，在偏移10 kHz处鉴相器的相位噪声约为-106 dBc/Hz，非常接近理论计算值；锁相环输出频率相位噪声的仿真结果为-91 dBc/Hz@10 kHz，-100 dBc/Hz@100 kHz，远远优于设计指标要求。

4 结 语

通过本次电路设计可以得出，在设计电路时一定要注意电源纹波给电路带来的杂散。因此，在设计电路时，在模块的供电输入端尽量加上LC滤波电路，对电压进行整流滤波，避免电源纹波给电路带来难以抑制的杂散[9]。环路滤波器设计的好坏直接影响着锁相环输出频率的带内杂散和相位噪声，因此在设计环路滤波器时，要结合仿真结果和实际应用进行优化，以便达到更好的指标[10]；本文设计的频综模块采用了小步进环路激励大步进环路，这样设计，具有宽频带、小步进、低相噪和低杂散等优点，并且锁相芯片都集成VCO，便于小型化发展；电路设计简单，大大提高了电路的稳定性与可靠性，也方便了以后的维修。随着锁相芯片的分辨率不断提高，集成的锁相芯片在频率合成器的设计中将会应用得越来越广泛。

参考文献

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[4] 张厥盛，郑继禹，万心平.锁相技术[M].西安：西安电子科技大学出版社，1994.

[5] Hittite Microwave Corporation. HMC830LP6GE datasheet [R]. [S.l.]： Hittite Microwave Corporation， 2011.

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[7] 赵家升，杨显清，杨德强.电磁兼容原理与技术[M].北京：电子工业出版社，2012.

[8] 石秀琨.Ku频段多通道抗振激励源设计[J].电讯技术，2009（7）：23⁃28.

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[10] 张涛，陈亮.电荷泵锁相环环路滤波器参数设计与分析[J].现代电子技术，2008，31（9）：87⁃90.