基于FPGA的载波移相PWM发生器设计

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（1.上海交通大学电力传输与功率变换控制教育部重点实验室，上海 200240；2.中国南方电网有限责任公司调峰调频发电公司，广东广州 510630）

1 引言

多电平功率变换电路可以使耐压值较低的全控型电力电子器件可靠地应用于高压大功率领域，并能有效减少PWM控制所产生的高次谐波[1]。载波移相PWM调制方法则是一种标准的多电平功率变换技术的控制法。

多电平变换器输出电平数多，需要的计算量大，对采用的处理器的计算功能、快速性和I/O接口功能要求高，对算法的性能要求更高[2-4]。为了满足多电平变换器的需求，本文设计实现了一种主从两级结构的PWM发生器。其中，上位机为DSP+FPGA（可编程逻辑器件）结构，DSP和FPGA分别实现了调制信号的生成与输出，二者之间的数据交换通过地址总线和数据总线进行。下位机通过光纤与上位机进行串行通信，使用FPGA芯片解码并实现PWM信号的输出。

这种上下位机的设计，既利用了DSP高运算速度和FPGA灵活易扩展的特点，也使得上下位机的FPGA的资源互不占用并开销下降，节省了成本。此外，由于上下位机功能相对独立，开发设计更加简单快速，现场调试更加灵活方便。

2 载波移相PWM技术

载波移相技术PWM是一种优秀的开关调制策略，适用于大功率组合变流器和级联型多电平功率控制。其基本原理[5-6]是用同一调制波与多个相位均匀移动的三角载波分别进行比较获得多个SPWM波形，这些波形叠加起来构成PS-SPWM波形。

在PS-PWM下，以N个H桥级联拓扑结构为例进行分析，其拓扑结构如图1所示。单相需要2N个幅值和频率完全相同的三角波作为载波且任意2个相邻载波的相移为

图1 N个H桥级联功率变换器拓扑结构Fig.1 The topology of cascaded N H-bridge power converter system

3 PWM发生器的设计与实现

3.1 PWM发生器的系统结构

如图2所示，级联功率变换器的PWM发生器由上位机和下位机2层的1对多结构构成。整个系统由唯一的上位机进行控制；而每一个H桥功率单元需要一个对应的下位机实现对相应开关管的控制。

图2 主从结构系统框图Fig.2 The block diagram of master-slave structure system

上位机的系统结构如图3所示，DSP作为实现功率控制的控制器，而FPGA负责上下位机间的通信。DSP通过外围电路获得网侧和直流侧电气量的测量值。这些数据在DSP内部通过功率控制算法处理后，产生并向FPGA输出数字化的调制波序列。FPGA作为通信模块将DSP输入的数字化调制波进行串行编码，并通过光纤串行通信将调制信号发送至各个下位机。同时，FPGA也可以将接收各个下位机反馈的工作状态信息，送往DSP进行处理。

图3 上位机系统框图Fig.3 The control block diagram of upper computer

下位机的系统结构如图4所示，主要划分为如下3个模块：通信模块、载波发生器和比较器。载波发生器产生三角波作为载波信号，通信模块实现译码获得调制信号，比较器将二者比较，最终实现PWM信号的输出。

图4 下位机系统框图Fig.4 The system block diagram of lower computer

3.2 PWM发生器的工作原理

数字控制中采用规则采样法来获得PWM信号较为方便。H桥单元由对应的下位机产生的PWM信号来进行控制。由载波移相原理和本设计的系统结构可知，互补的2路载波信号与同一调制信号比较获得控制左右桥臂所需的2路PWM信号。调制信号在每个载波周期的固定时刻都应该进行1次更新，但由于左右桥臂载波信号互补，对于任意一路载波信号，调制信号在1个载波周期内实际上需要更新2次，如图5所示。在本设计中，每经过半个载波信号的周期，调制信号就需要更新1次，即调制信号更新频率为载波信号频率的2倍。这样也相对提高了产生的PWM信号的准确度。

图5 规则采样法Fig.5 Rule sampling method

调制信号更新时，下位机的比较器挂起，防止出现错误。由于载波的计数频率远高于调制波的更新频率，调制波的更新时刻应在载波最高或最低点处，这样可以避免由于调制波的更新而产生“毛刺”。

PWM信号由上位机DSP产生的调制波和下位机FPGA产生的载波比较而获得，故二者的信号宽度选取应是一致的，保证二者具有相同精度，避免因出现“短板”而浪费资源。信号宽度的选取只要同时保证足够的精度，并控制了系统资源的开销即可。本文的设计和分析是选取16位信号宽度进行的。

设下位机载波信号的频率为f0，上位机输出的调制波的更新频率为fM。图6为5电平SPWM波形图，载波信号的频率为f0，则系统等效的载波频率为4f0。

图65电平SPWMFig.6 Five-level SPWM

对于单相的N个H桥级联功率变换器，系统由1个上位机和N个下位机构成。PWM的输出需要2N路载波信号，则调制信号的更新频率应为载波频率的4N倍。但由于1路调制信号同时用于2路PWM信号的输出，故调制波更新的频率可减半。从上述分析可知，如实现调制波下发的通信功能，上位机上调制波的更新频率fM要满足：

调制波的计算是在DSP内部完成，所以2Nf0也是DSP计算调制波的循环速度的下限。而在三相系统的情况下，调制波计算速度则至少是6Nf0。

显而易见，整个控制系统中上位机和下位机应保持严格的时序关系。

由于控制系统分布式的特点，上位机与N个下位机有各自独立的时钟信号。但考虑到不同下位机的内部时钟可能存有差异，需要由上位机进行统一的时序管理。为了提高时序的准确性和可靠性，每隔半个载波周期在更新调制信号的同时，也要对载波信号本身进行1次“校准”，即重置为某一固定相位（对应为某一固定值）。“校准”的命令由上位机发出，从而实现了上位机对下位机载波时序的管理。

由于调制比一般小于1，调制信号的值一般处于载波最大值和最小值之间，将“校准”时刻设置在载波最高点和最低点处，可以避免由于载波突变而产生的“毛刺”脉冲。故上位机定时轮循给各个下位机发出“校准”命令，下位机收到“校准”命令后立即将载波信号计数置为FFFF或者0000。

上下位机之间的通信由FPGA作通信模块，通过光纤进行串行通信完成。本文选用FPGA设计灵活、扩展性强；选用光纤则避免了复杂电气环境的干扰[7]。上位机与1个下位机的通信需要使用2根光纤才能实现双向通讯，一根用来传输上位机向下位机发送控制命令，另一根用来传输下位机向上位机的反馈信息。

上位机向下位机发送控制命令时，上位机的FPGA作为编码器将调制波编码并发送，下位机的FPGA内部构建移位寄存器作为解码器进行解码，获得调制信号、控制命令等信息。由上述分析可知：如图7所示，完整的数据帧应包括起始位、数据位、校准位、校验位和停止位。

图7 通信数据格式Fig.7 The data format of communication

设完整的数据有nt位，由于各路调制信号控制的相对独立，上位机发送给下位机的串行信号需要在半个载波周期内产生传输完毕，因此控制信号发送的比特率Rbit至少需满足：

由于载波的频率f0通常为几kHz或者十几kHz，显然，对于普通的FPGA芯片都是足以胜任的。

上下位机间的通信是双向的，下位机需要向上位机反馈下位机的工作状态，包括当前工作温度、电压以及工作是否正常、是否存在故障等信息。反馈信号的完整数据帧也应包括起始位、数据位和停止位，由于反馈信息简单于控制命令，故不再赘述。

H桥单元同一桥臂的上下2个开关管在理想情况下，开关管的状态应该始终相反。但实际情况下，由于每个开关管的导通和关断都有一定的延时，若同一桥臂的上下2个开关管同时导通，2个功率开关管会因直流侧直通短路而损坏。为了避免出现这种情况，下位机对开关管的控制要设置死区。

实现死区功能通过在下位机的FPGA设置1个计数器来进行延时。如图8所示，考虑死区时间，同一桥臂的上下2个开关管的开关过程分为4个阶段。FPGA捕捉到PWM信号上升沿，进入第1阶段。下位机向下管发送关断信号，FPGA内部的延时计数器开始工作，从零开始自加。当计数器达到设定值时，下位机向上管发送开通信号，进入第2阶段。当FPGA捕捉到PWM信号下降沿时，进入第3阶段。下位机向上管发送关断信号，延时计数器再次开始工作，从设定值开始自减。当计数器减少为0时，进入第4阶段，下位机向下管发送开通信号。延时计数器的设定值Nd由开关管的关断时间toff和计数器使用的时钟频率fc确定。

图8 死区实现Fig.8 The implementation of dead time

IGBT一般在μs级时间内可以完全关断，假设为3 μs，若取50 MHz的FGPA时钟频率，则Nd可设为200，即FPGA内构造8位寄存器作为计数器即可满足设计要求，实现死区。

对于三相×12个H桥级联功率变换器，共需要1个上位机和36个下位机来构成整个控制系统。实现单相控制需要24路PWM信号，载波相移的相位为1/24个载波周期。调制波为工频50 Hz，载波信号的频率选用1 kHz，载波比为20，则其等效载波频率达到24 kHz。上位机上调制波的更新频率fM要满足：

由于三相调制波的计算均在DSP中完成，DSP计算调制波的循环速度下限为72 kHz。

设计的上位机与下位机的通讯帧中，调制信号的信号宽度16位，另保留16位供实现其他的扩展功能，则数据位设置为32位。停止位和校准位设置为2位，起始位、奇偶校验位设置位1位，为保证从上位机发送到下位机的数据在每个载波周期中都能够得到更新，则调制信号发送的比特率Rbit需满足：

上述计算为实现控制系统功能的最低要求，使用TI公司TMS28F335和Actel公司的Pro-ASIC3/E系列的FPGA即可满足。

4 设计验证

4.1 仿真验证

本设计的开发环境为Actel公司定的libero9.1开发套件，其中仿真测试程序为Modsim 6.6d。以每相4个H桥级联的三相系统为例分析，输入为测试Verilog程序中输入调制波为正弦信号。进行综合后仿真，并将电压波形做归一化处理，三相电压波形如图9所示。

4.2 实测验证

图9 三相电压输出波形Fig.9 Three-phase output voltage waveform

实测选取载波信号1 kHz，调制波信号50 Hz，载波比为20。使用示波器实测下位机PWM信号的输出情况。图10为H桥左右桥臂对应的2路PWM信号波形，波形显示出相移；图11为同一桥臂上下开关管开关信号波形，波形反相并存在死区；图12为死区波形，3.2 μs的死区时间满足关断要求。以上波形均符合设计。

图10 H桥左右桥臂对应PWM信号波形Fig.10 The waveforms of H-bridge PWM signal corresponding left and right bridge arm

图11 同一桥臂上下开关管开关信号波形Fig.11 The waveforms of switch signal upper and lower switches of the same bridge arm

图12 死区波形Fig.12 The waveforms of the dead time

5 结论

多电平变流器需要的PWM发生器通道数目远超常用芯片能提供的PWM发生器通道数目，而采用上位机和下位机2层结构构成PWM发生器，在控制各芯片资源开销的情况下，实现多路PWM的输出。此外，这种上下位机2层结构也实现了模块化的系统设计，具有很强的扩展性，这对于多电平变流器的进一步推广应用有重要的实际意义。

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