中频采样全数字接收机的设计与实现

齐青茂，王岩建，张华冲

(中国电子科技集团公司第五十四研究所，河北石家庄050081)

0 引言

软件无线电的基本思想是:构造一个具有开放性、标准化和模块化的通用硬件平台，将各种功能用软件完成。软件无线电的理想结构，是将模/数(A/D)、数/模(D/A)变换器尽可能地靠近天线［1］。考虑到目前ADC和DAC器件的带宽以及数字信号处理芯片的处理能力，在接收机中在中频实现数字化比较合适。

根据侦察接收机的需要，提出了一种基于软件无线电理论的中频采样全数字接收机的设计方案，并且采用XILINX的高性能FPGA芯片进行了实现。

1 中频采样全数字接收机总体方案

传统的接收机采用模拟正交下变频，基带数字化的方案，在这种方案中，模拟混频器的非线性和模拟本振的频率稳定度、相位噪声、温度漂移和IQ信号的幅相一致性等都是难以解决的问题。中频数字化接收机，采用数字下变频技术，避免了以上的问题，能得到严格正交的2路IQ信号。

中频采样全数字接收机框图如图1所示，主要单元包括:带通滤波器、高速AD采样单元、数字下变频、滤波抽取单元、AGC单元、信号参数分析单元以及数字解调单元。

图1 中频采样全数字接收机框图

输入的模拟中频信号首先由带通滤波器滤除带外噪声，经过AD采样单元转换为数字中频信号，数字下变频单元用一组正交本振信号与输入的数字信号进行混频，然后根据信号的带宽进行滤波抽取，得到2路速率适中的零中频信号，再对降低速率的信号进行调制类型识别、符号速率以及载波频偏进行精确估计，2路零中频信号同时送给后面的数字AGC、符号同步和载波同步模块进行解调处理。

2 带通采样单元

带通采样定理是软件无线电的基础。用fH和fL分别表示带通信号的最高频率和最低频率，K为[1，fH/(fH-fL) ] 之间的整数，则采样频率应该满足下式:

接收的模拟信号中频为140 MHz，信号带宽最大为48 MHz，根据带通采样定理可得采样率范围为:

采样频率增大，量化信号的频谱重复间隔变大，对抗混叠滤波器的带外抑制特性要求降低，同时ADC处理增益变大，输出信噪比增加，但是后级处理负担会增加。考虑后级信号处理芯片采用XILINX V4系列FPGA芯片，其内部乘法器时钟速率最高可以达到500 MHz，所以选取fS=190 MHz。

带通采样具有频谱搬移的作用，采样后信号在50 MHz频率处出现镜像谱，该谱是原来模拟信号的负谱，根据傅里叶变换的性质［2］可知该频谱对应的时域函数应该取共轭。

为了保证ADC采样后频谱不混叠，并且不使过多的带外噪声进入ADC，设置了4种带宽的抗混叠带通滤波器:2 MHz、10 MHz、20 MHz和 50 MHz，根据处理信号的带宽进行选择。

3 数字下变频的设计

数字下变频(DDC)由数字混频器、数控振荡器(NCO)和滤波抽取单元构成，NCO可将产生的正交本振信号输入到数字混频器，与采样信号混频，混频后的信号再输出抽取滤波器以滤除倍频分量和带外信号，并进行抽取处理［3］，得到速率适中的2路零中频信号。当抽取倍数很大时，采用单级滤波会造成滤波器阶数非常高，消耗大量乘法器。因此在FPGA中大都采用由积分梳状滤波器(CIC)、半带滤波器(HB)和FIR滤波器级联结构来实现。数字下变频的实现框图如图2所示。

图2 数字下变频框图

在FPGA中，NCO采用相位累加器和正余弦查找表的结构来实现，它的工作时钟为采样时钟，输入的频率控制字与输出频率的关系如式(4)所示:

式中，N为相位累加器的宽度，FCW为频率控制字，fout为输出频率。在设计中，N取30 bit，输出位宽取16 bit，频率分辨率可达0.2 Hz，无杂散动态范围可达95 dB，完全可以满足需要。

数字下变频输出信号采样率为符号速率的4～8倍，下变频抽取倍数由采样率和接收信号的符号速率决定。接收信号符号速率范围为128 kHz～30 MHz，因此抽取率范围取为1～256，这一抽取范围由CIC、HB和FIR 3部分完成，CIC完成最大16倍抽取，2级HB滤波器最大抽取4倍，FIR最大抽取4倍。每级滤波器的抽取倍数要根据信号带宽合理设定。

3.1 CIC滤波器的实现

单级CIC滤波器的传输函数为:

式中，H1(z)是积分器，它是一个反馈系数为1的单极点滤波器，工作在采样频率fS下。H2(z)是梳状滤波器，工作在一个较低的频率fS/D，D是抽取因子。

单级CIC滤波器的旁瓣电平只比主瓣低13.46 dB，意味着阻带衰减很差［4］，难以满足实际要求，为了降低旁瓣电平，采用5级CIC滤波器级联，相应的旁瓣抑制可以达到67 dB，5级CIC滤波器的系统函数为:

根据滤波器的等效变换，该滤波器可以先实现5级积分器，然后进行D倍抽取，最后进行5级梳状滤波。

在FPGA中，积分器用加法器实现，梳状滤波器用减法实现，没有乘法操作，可以达到很高的处理速度，因此CIC很适合做抽取前的抗混叠滤波器，并且放在采样率最高的一级。在设计中抽取因子最大为16，级联CIC滤波器实现如图3所示。

图3 级联CIC滤波器实现框图

在式(5)中，令z=ejw可以得到单级积分梳状滤波器的频率响应:

在CIC滤波器的实现过程中有几个问题需引起注意:

①CIC输出分辨率问题。在式(7)中可以看到，5级CIC滤波器D倍抽取的处理增益为D5，当输入数据位宽为16位，抽取因子为16时，输出为36位，截取高16位输出，但是D较小时，数据截位后有效位会大大降低。为了保证输出截取后依然有足够的分辨率，需要在CIC输入端加一级桶形移位器［5］，根据D的大小对输入数据进行左移位，移位值LS可以按照下式计算:

②CIC积分器溢出问题。CIC滤波器直流增益为D，5级CIC级联则直流增益为D5，在FPGA实现中，输入信号存在直流偏移时，很容易造成溢出，所以在CIC之前必须有去除直流偏移的电路。

3.2 HB滤波器的实现

所谓半带滤波器(HB)就是其频率响应H(jw)满足以下关系的FIR滤波器:

或者说半带滤波器的阻带宽度π-ωA与通带宽度ωC是相等的，并且通带和阻带的纹波也相等。半带滤波器的冲击响应除了零点不为零外，其余偶数点全为零。所以采用半带滤波器作为抗混叠滤波器时，在FPGA中只需要一半的乘法器，有很高的计算效率［6］。

这种滤波器特别适合于实现2k倍的抽取。半带滤波器进行2倍抽取后，过渡带有混叠，但是通带没有混叠，所以信号是可以恢复出来的。在设计中采用2级HB滤波器的，每级滤波后进行2倍抽取，最大可以进行4倍抽取。

用MATLAB工具设计滤波器系数，第1级HB滤波器为19阶，通带宽度ωC=0.2，系数量化为16位，阻带抑制可达80 dB。第2级HB滤波器为27阶，通带宽度ωC=0.3，系数量化为16位，阻带抑制可达80 dB。

3.3 FIR滤波器的实现

FIR滤波器是滤波抽取的最后一级，要保证通带的平坦度以及足够的阻带抑制。在设计中，阶数取60阶，通带频率取0.23，阻带频率取0.35，系数量化为16位，系数对称，纹波小于0.02 dB，阻带抑制大于60 dB。

考虑到抽取倍数为1，即不抽取的情况，此时，数据速率为190 Msps，为了保证FPGA内部布局布线的成功，该滤波器采用FPGA内部的乘法器实现，因此本模块是消耗硬件资源最大的一部分，约需要30个乘法单元。

4 解调单元

经过滤波抽取单元后，带外噪声被滤除，有用信号的幅度可能有了很大的变化。幅度不同的信号输入给符号同步环路，对环路增益会产生影响，造成环路不稳定，因此需要通过数字AGC调整信号幅度。AGC环路是1个一阶环路，其工作过程为:对IQ零中频信号求功率，再与设定的阈值功率比较，得到幅度误差，误差信号送给NCO，产生增益控制系数，调整IQ信号幅度。

符号同步环路根据异步采样点的值采用内插滤波器插值得到同步采样点的值，即插值后的数据速率是符号速率的整数倍(K倍)，并且包含判决点(眼图张开最大点)的值，在设计中K=2。符号同步后一倍符号速率的采样值输入给载波同步环路，纠正载波频偏相偏，载波环根据不同的调制样式选择不同的鉴相算法，BPSK、QPSK和8PSK采用相应的松尾环，16QAM信号采用通用环。根据调制类型选择不同的星座图，把载波同步后IQ电平值判为相应的星座点，再根据星座点与比特组合的映射关系进行解映射得到比特输出。

5 设计实现

本接收机设计方案在1块CPCI接口的采样及信号处理板卡平台上得到了实现。其中高速ADC芯片采用 ANALOG公司 AD9430，最高采样率为210 Msps，分辨率为12 bit，最大模拟输入带宽为700 MHz，无杂散动态范围可达80 dBc。信号处理部分采用XILINX公司Virtex-4系列高性能FPGA芯片 XC4VLX100和 TI公司高性能定点 DSP芯片TMS320C6455。

本设计方案可以对中频为140 MHz的模拟信号进行采样，变频和基带基带信号处理单元都在数字域实现，相比基带采样接收机实现方案，具有幅相一致性好、高稳定性和体积小等优点。通过改变抗混叠滤波器的中心频率，还可以实现对中频为70 MHz信号的接收。

DSP主要实现对信号的载波频率、符号速率和调制样式等的分析，分析结果送解调单元。

解调相关处理算法首先在MATLAB中进行了仿真，对各级滤波器系数进行了量化，然后在ISE中进行了VHDL的编程，用ModelSim工具进行了时序仿真。该方案通过设置相应的参数可以处理200 kHz～45 MHz带宽的信号，并且已经实现BPSK、QPSK、8PSK和16QAM等信号的解调处理。另外，可以添加其他调制类型的解调模块，根据具体信号的特点，在解调后还可以添加比特处理单元。利用FPGA在线加载的功能，可以加载不同的算法模块，进一步扩展接收机功能。

6 结束语

提出了1种基于FPGA的中频采样全数字接收机的实现方案，可以灵活、综合地实现多种接收机的功能，充分体现了软件无线电所具有的各种优越性。整个系统具有高度的灵活性和可扩展空间，具有较高的应用价值。

［1］ 沈琰，田治礼.一种中频数字化接收机的设计与实现［J］.南通大学学报，2006(3):77-79.

［2］ 郑君里，应启珩，杨为理.信号与系统［M］.北京:高等教育出版社，2000:123-126.

［3］ 刘凯，王海，周渭，等.一种基于FPGA的数字下变频器的设计［J］.电子元器件应用，2009(1):63-66.

［4］ 田耘，徐文波，张延伟.无线通信 FPGA设计［M］.北京:电子工业出版社，2008:215-219.

［5］ 陈勇.基于FPGA实现高速专用数字下变频器［D］.四川:电子科技大学，2005.

［6］ 王静，杨梅，刘涛.半带抽取有限冲激响应滤波器的应用设计及仿真［J］.大连海事大学学报，2004，30(2):57-60.