视频格式转换系统中DDR控制器设计

雷海军，刘 鹏，陈战夫，何业军，李先义

（深圳大学 a.计算机与软件学院；b.信息工程学院；c.数学与计算科学学院，广东 深圳 518060）

0 引言

随着多媒体技术的发展以及数字电视的推广，不同视频格式之间的转换问题也日益严重，为满足各种多媒体终端的兼容需要，设计了视频格式转换芯片，实时视频处理意味着需要大容量的高速存储器，常用的有SDRAM，ROM[1]。

双数据率同步动态随机存储器（Double Data Rate SDRAM，DDR SDRAM）可在信号的上升沿和下降沿都进行数据传输，所以DDR内存在每个时钟周期都可完成2倍于SDR SDRAM的数据传输量，并且单位存储成本与SDR SDRAM相当[2]。因而，对于高速数据采集系统，无论从成本还是性能方面考虑，采用DDR作为系统的存储器件是合适的，传统的视频格式转换芯片大多数是基于VGA标清时序，视频数据需要经A/D转换、YCbCr向RGB空间模型转换以及D/A转换，最后接入VGA接口[3-4]。芯片结构复杂，并且占用资源多，数据处理效率低。

DDR SDRAM容量大、价格低、速度快[5]，为此，本文设计了DDR SDRAM控制器，以满足将来复杂视频处理算法和提高系统时钟的要求。与传统的视频格式转换芯片相比，设计的视频格式转换芯片面向高清视频，能处理更大容量的数据，不需要相关的转换，芯片设计的结构简单，占用的资源相对较少。本文设计了一种基于状态机，并且适用于数字视频的DDR SDRAM控制器，采用2片DDR SDRAM作为片外存储器，采取乒乓读写操作，有效解决了视频数据流在传输过程中的瓶颈问题。

1 DDR控制器的设计

1.1 视频格式转换系统结构

采用2个DDR SDRAM作为帧缓存，在DDR控制器前后分别有一个缓存器（输入缓存和输出缓存），如图1所示。电视模式选择模块选择不同的模式（1 080p或720p），PE1005S视频时序数字模拟模块用于前端功能仿真测试，模拟66 MHz频率输出的视频数据；输入缓存用于缓存来自PE1005S模块的视频数据；帧控制器用于对DDR SDRAM进行读写切换；DDR SDRAM用于控制DDR SDRAM的读写操作；输出缓存用于缓存从DDR SDRAM中读出的数据；时序发生器产生SMPTE高清电视时序，配合用于将YPbPr转换成SMPTE标准时序的SAV/EAV模块，最终完成整个系统视频数据的格式转换。

图1 视频格式转换系统结构

1.2 DDR控制器结构

本文设计的DDR控制器按照不同的实现功能可划分为4个模块，如图2所示。控制器模块接收并译码用户命令，产生读、写、初始化命令以及其他模块所需的部分信号；数据路径模块从存储器中接收数据和发送数据到存储器，主要功能是存储从存储器中读出的数据以及写数据并生成使能信号到输入输出管理模块；基础模块生成整个系统的时钟和复位信号；输入输出管理模块提供与存储器连接的各种输入输出端口。这样有利于对DDR控制器的设计查错，缩短产品开发周期。

图2 DDR控制器的结构

1.3 DDR SDRAM的状态转移控制流程

因为Xilinx Spartan3E系列芯片要求64 ms内刷新4 096次，而在视频展台设计中，由于在64 ms内对DDR SDRAM至少进行4 096次读、写操作，所以可不必对其进行刷新[6]。控制功能包括DDR SDRAM的初始化、突发读写和预充电。控制功能不包含自刷新功能。图3是DDR SDRAM的整个状态转移图。系统上电后处于空闲状态，在进行读写操作前必须对其进行初始化。初始化中将对突发长度、突发类型、CAS（Column Access Strobe）延时等参数进行配置。完成后系统进入空闲状态，状态机进入激活状态，在该状态下，激活读写地址所对应的行，这样此行被打开直到发出预充电命令关闭此行，在打开的状态下可对该行连续读写，而不用再发激活命令，从而提高了数据的吞吐率。行被激活后，经过一段延时，状态机进入读或写状态。读命令发出后，数据经过CAS延时后进入数据总线。读写操作完成之后，系统发送预充电命令关闭当前打开的行，状态机再次进入空闲状态，然后进行下一行的读写，如此循环操作来实现对DDR SDRAM的读写。

图3 状态转移图

1.4 系统中的读写操作

输入缓存的读使能控制信号就是DDR SDRAM的写使能信号，DDR SDRAM的读使能信号即是输出缓存的写使能位信号，输入和输出缓存都是深度为5 760，宽度为16位的FIFO。视频数据首先写入输入缓存，当输入缓存中的数据容量达到其存储量的2∕3时，控制器以133 MHz的频率读数据，并写入到DDR SDRAM0中，接着控制器从DDR SDRAM1中读出数据，并写入到输出缓存中，当输出缓存中的数据容量达到其存储量的2∕3时，数据就以66 MHz的频率写入其他模块。这样，输入图像数据连续以66 MHz的频率流入，输出图像又以66 MHz的频率流出，从而达到了一种动态平衡。当然最初从DDR SDRAM1中读出的数据为无效数据，当DDR SDRAM0中写满一帧图像数据，帧控制器对2个DDR SDRAM进行读写切换，即输入缓存中的数据写入DDR SDRAM1中，从DDR SDRAM0中读出数据，当DDR SDRAM1中写满一帧图像数据后，对2个DDR SDRAM进行读写切换，一直按此规则进行乒乓读写，从而完成整个视频流的传输。本文采取乒乓读写的原理，能有效解决视频数据流在传输过程中的瓶颈问题，输入和输出缓存每次写入视频帧中的两行数据进行读写。本文将突发长度设为2，DDR SDRAM控制器中连续给出递增的地址和读写命令就可以实现一行中任意偶数长度的突发读写。

2 仿真实现

为验证设计系统的正确性，对DDR控制器进行了仿真实验。选用ISE10.1编程环境，采用Spartan3E系列的XC3S500E-PQG208-4C芯片，选用Modelsim6.2b仿真，MT46V16M8XX-5B作为仿真模型，DDR控制器仿真结果如图4所示。

图4 DDR控制器仿真图（截图）

在图4中，vclk为66 MHz的时钟，bus_clk为133 MHz的时钟，buffer0/din即输入给输入缓存的数据，buffer0/wr_en，buffer0/rd_en分别为输入缓存的写、读控制信号，buffer1/wr_en，buffer1/rd_en分别为输出缓存的写、读控制信号，buffer0_dataout，bu1_out分别为输入缓存、输出缓存2个缓存器的数据，ddr_dq为DDR控制器与DDR SDRAM仿真模型之间的传输数据，所有的读写控制信号均是高电平有效。从图4中可以看出，ddr_dq是以偶数长度突发读写，每2个buffer0/wr_en有效后，buffer0/rd_en有效，对于输入缓存而言，数据输出buffer0_dataout的频率是数据输入buffer0/din的2倍，对于输出缓存而言，数据写入的频率buffer1/din是bu1_out数据输出频率的2倍，整个系统最高输入时钟频率可达99 MHz，占用了833个Slices，1 822个4输入LUTS，45个IOBS单元和2个DCM。

3 小结

利用Xilinx公司的Spartan3E系列的可编程逻辑器件中的DCM和DDR I/O特性，运用ISE10.1软件的强大的功能，完成了一个DDR控制器的设计实现，该控制器在微处理器和DDR SDRAM之间架起了一座“桥梁”，解决了它们之间的接口问题，系统在133 MHz频率上工作稳定，DDR SDRAM乒乓读写，有效解决了视频传输中的瓶颈问题。本文相对于传统视频格式转换芯片而言，易于控制，处理速度快，能稳定处理的数据量大，占用的芯片资源少，并且直接面向HDMI接口标准。

[1] 蔡钟，吴皓，刘鹏，等.一种DDR SDRAM控制器设计[J].电视技术，2004，28（8）：34-36.

[2] 吴健军，初建朋，赖宗声.基于FPGA的DDR SDRAM控制器的实现[J].微计算机信息，2006（2）：156-157.

[3] 向守坤，黄启俊，汪冠群，等.基于FPGA的ITU-R BT.656数字视频转换接口系统[J].电子测量技术，2009（4）：113-117.

[4] 罗小巧，樊伟良，李伟.基于FPGA的数字视频转换接口的设计与实现[J].电子测量技术，2008（10）：177-179.

[5] 陈大平，王勇.DDR SDRAM控制器的FPGA实现[J].仪器仪表用户，2009（1）：108-110.

[6] 柯昌松，侯朝焕，刘明刚.利用FPGA实现DDR存储器控制器[J].计算机工程与应用，2004（34）：110-111.

雷海军（1968-）,博士，副教授，硕士生导师，主研图像处理、视频编解码、嵌入式系统、并行计算、IC设计等；

刘 鹏（1987-），硕士生，主研嵌入式多媒体系统，图像处理；

陈战夫（1985-），硕士生，主研FPGA、视频多媒体信息处理；

何业军，副教授，硕士生导师，主研宽带和超宽带无线通信技术、新一代（B3G/4G，LTE）移动/无线通信技术、MIMO多载波传输技术；

李先义，教授，博士，博士生导师。